El Diplomado en Inferencia en MCU/NPUs (TFLite/ONNX/TensorRT) se centra en la optimización y despliegue de modelos de Machine Learning (ML) en dispositivos de bajo consumo como MCUs (Microcontroladores) y NPUs (Unidades de Procesamiento Neural). Se aborda el uso de frameworks como TFLite, ONNX y TensorRT para la conversión, cuantización y optimización de modelos, permitiendo la inferencia eficiente en el borde. Se profundiza en la aplicación de estos modelos en el campo de la Visión por Computadora, Procesamiento de Señales y otras áreas donde la inferencia en tiempo real y con bajo consumo son críticas, proporcionando una base sólida para el desarrollo de soluciones edge AI.
El programa ofrece experiencia práctica en la implementación de modelos optimizados, evaluación de rendimiento y benchmarking en diferentes arquitecturas de hardware. Se exploran casos de uso en domótica, robótica, y dispositivos IoT, desarrollando habilidades para la creación de soluciones eficientes y escalables. Se prepara para roles como ingenieros de ML embarcado, desarrolladores de edge AI y científicos de datos especializados en optimización de modelos.
Palabras clave objetivo (naturales en el texto): inferencia, MCU, NPU, TFLite, ONNX, TensorRT, Machine Learning, edge AI, optimización de modelos, visión por computadora, IoT.
1.799 €
Aprenderás a integrar todo el proceso de desarrollo de producto desde la concepción del modelo hasta su validación final, aplicando metodologías centradas en el usuario. Desarrollarás competencias en diseño paramétrico, ergonomía, simulación, materiales sostenibles, visualización 3D y gestión de manufactura, garantizando soluciones eficientes, seguras y alineadas con los estándares industriales actuales.
4. Implementación Optimizada de IA en MCU/NPU: TFLite, ONNX, TensorRT
Aprenderás a integrar todo el proceso de desarrollo de producto desde la concepción del modelo hasta su validación final, aplicando metodologías centradas en el usuario. Desarrollarás competencias en diseño paramétrico, ergonomía, simulación, materiales sostenibles, visualización 3D y gestión de manufactura, garantizando soluciones eficientes, seguras y alineadas con los estándares industriales actuales.
**Requisitos recomendados:** Se sugiere una sólida base en aerodinámica, control de sistemas y estructuras. Se requiere un nivel de idioma ES/EN B2+/C1. Se ofrecen cursos de nivelación (*bridging tracks*) para cubrir posibles deficiencias.
1.1 Panorama Edge AI: inferencia vs entrenamiento, latencia, energía, coste y restricciones de memoria.
1.2 Arquitecturas objetivo: MCU (ARM Cortex-M, RISC-V), SoC edge, y NPUs/accelerators (conceptos y diferencias).
1.3 Tipos de cargas: visión, audio, sensores, series temporales; perfiles de cómputo y memoria.
1.4 Modelos y operaciones: convolución, depthwise, attention, activaciones; qué cuesta realmente en embedded.
1.5 Precisión numérica: FP32/FP16/BF16/INT8/INT4; impacto en tamaño, latencia y consumo.
1.6 Métricas clave: throughput, latency P50/P95, SRAM/Flash/VRAM, energía por inferencia, temperatura.
1.7 Toolchains y ecosistemas: TFLite/TFLM, ONNX Runtime, TensorRT; compatibilidades y límites.
1.8 Pipeline de despliegue: exportación, optimización, cuantización, compilación, benchmark y validación.
1.9 Buenas prácticas de reproducibilidad: seeds, versiones, artefactos, CI para modelos en edge.
1.10 Seguridad y confiabilidad: integridad del modelo, actualizaciones OTA, rollback y telemetría.
2.1 Eficiencia arquitectónica: MobileNet/EfficientNet/ShuffleNet/TinyML patterns.
2.2 Trade-offs: ancho vs profundidad, resolución vs precisión, multi-task vs single-task.
2.3 Operadores “hardware friendly”: conv2d, dwconv, 1×1, pooling; evitar ops costosas.
2.4 Memoria intermedia (activations): cómo domina el footprint en MCU.
2.5 Reutilización de buffers y planning de tensores: estrategias para SRAM limitada.
2.6 Preprocesado y postprocesado: coste, precisión, y dónde ejecutarlos (CPU vs acelerador).
2.7 Compresión estructural: pruning, low-rank, distillation; cuándo conviene en edge.
2.8 Diseño por caso de uso: wake-word, anomaly detection, clasificación visión, segmentación ligera.
2.9 Criterios de aceptación: precisión mínima, latencia máxima, consumo máximo, temperatura.
2.10 Checklist de “deployability”: validación previa a exportación (ops compatibles, rangos, cuantización).
3.1 TFLite vs TFLM: runtime, limitaciones, kernels y memoria.
3.2 Conversión TF → TFLite: SavedModel, Keras, firmas, entradas y salidas.
3.3 Operadores soportados: built-ins, select TF ops, y estrategias de reemplazo.
3.4 Cuantización TFLite: dynamic range, float16, full-integer INT8, INT16.
3.5 Calibración: representative dataset, rangos, sensibilidad por capa.
3.6 TFLM memory planner: arena, tensor allocation, buffers y profiling de SRAM.
3.7 Aceleración en MCU: CMSIS-NN, Ethos-U (conceptual), kernels optimizados y delegados.
3.8 Integración en firmware: build system, C/C++, loops de inferencia, interrupciones y RTOS.
3.9 Benchmarks en dispositivo: latencia, energía, temperatura; medición y registro.
3.10 Validación en campo: drift, robustez, tolerancias y estrategias de actualización.
4.1 ONNX como formato de intercambio: graph, opsets, tensores, initializers.
4.2 Exportación desde PyTorch/TF: buenas prácticas, control de opset y formas dinámicas.
4.3 Simplificación de gráficos: onnx-simplifier, folding de constantes, eliminación de nodos.
4.4 Validación numérica: parity checks, tolerancias, pruebas por lote y por capa.
4.5 Problemas típicos: ops no soportadas, shapes, broadcast, dynamic axes.
4.6 Cuantización ONNX: QDQ vs QOperator, calibración y compatibilidad con runtimes.
4.7 ONNX Runtime: CPU, NNAPI, CoreML, CUDA; cuándo usar cada backend.
4.8 Perfilado y tracing: identificar cuellos de botella por operador y por memoria.
4.9 Interoperabilidad: ONNX ↔ TFLite, límites reales y estrategias de mantenimiento.
4.10 Versionado del modelo: opset, runtime, hardware target; control de cambios.
5.1 Conceptos TensorRT: engine, builder, network definition, optimization profiles.
5.2 Precision modes: FP16, INT8, calibración y sensibilidad por capa.
5.3 Importación de ONNX a TensorRT: parsing, errores comunes y soluciones.
5.4 Plugins y layers custom: cuándo son necesarios y riesgos de mantenimiento.
5.5 Tácticas de optimización: fusion, tactic selection, workspace, sparse weights.
5.6 Batch, dynamic shapes y perfiles: impacto en latencia y memoria.
5.7 Deployment: serialización de engine, compatibilidad por versión, caching y warmup.
5.8 Integración con pipelines: DeepStream, GStreamer, CUDA streams (visión general).
5.9 Benchmarking: trtexec, Nsight (conceptual), métricas y reproducibilidad.
5.10 Operación en producción: monitoreo, fallback, actualizaciones y rollback.
6.1 Fundamentos cuantización: escala, zero-point, simétrica/asimétrica, per-tensor/per-channel.
6.2 INT8 end-to-end: requisitos y trampas en TFLite/ONNX/TensorRT.
6.3 Calibración de datos: representatividad, sesgos, selección de muestras.
6.4 Post-training quantization vs QAT: cuándo usar cada una.
6.5 Sensibilidad por capa: detección, mitigación, “keep FP16/FP32” selectivo.
6.6 Range clipping, bias correction y smooth quant: estrategias prácticas.
6.7 Cuantización de activaciones vs pesos: impacto en precisión y latencia.
6.8 Evaluación de precisión: top-k, mAP, IoU, métricas por clase y robustez.
6.9 Validación en dominio: datasets reales, ruido, condiciones ambientales y drift.
6.10 Criterios de aceptación: definir umbrales de precisión por caso de uso y riesgo.
7.1 Perfilado sistemático: hipótesis, medición, control de variables.
7.2 Análisis de latencia: kernels, pre/post, I/O, copias de memoria y sincronizaciones.
7.3 Memoria: activations, weights, buffers; técnicas para reducir footprint.
7.4 Scheduling y pipelines: batching, pipelining, doble buffer, concurrencia.
7.5 Energía: medición, métricas (mJ/inferencia), estrategias de reducción.
7.6 Thermal throttling: causas, detección y mitigación.
7.7 Optimización del preprocesado: SIMD, lookup tables, fixed-point.
7.8 Compilación y flags: -O2/-O3, LTO, CMSIS-DSP/NN, NEON (visión general).
7.9 Robustez y fallbacks: degradación controlada (resolución, FPS, precisión).
7.10 Reporte de optimización: documentación para repetibilidad y auditoría.
Director Académico del DSD — SEIUM Design & Industrial Design Institute
Profesor de Diseño Industrial, Diseño de Vehículos, Transportation Design, UX/HMI, Color & Trim, Iluminación y Desarrollo de Producto
El Prof. Luca Benedetti, de nacionalidad italiana, es Director Académico del DSD — SEIUM Design & Industrial Design Institute y responsable de diseño industrial, de producto y vehículos, experiencia de usuario, interacción persona-máquina, interfaces HMI, Color & Trim y prototipado.
Director Académico del SRA — SEIUM Robotics & Autonomous Systems Institute
Profesor de Robótica, Automatización Inteligente, Sistemas Autónomos, Percepción Artificial, Control Avanzado y Mecatrónica.
El Prof. Kenji Takahashi, de nacionalidad japonesa, es Director Académico del SRA — SEIUM Robotics & Autonomous Systems Institute y responsable de robótica industrial, robots móviles, mecatrónica, control avanzado, percepción artificial, navegación e inteligencia embebida y autónoma.
Directora Académica del DAIS — SEIUM Data, Artificial Intelligence & Simulation Institute
Profesora de Inteligencia Artificial, Ciencia de Datos, Ingeniería de Datos, MLOps, Simulación, Gemelos Digitales y Computación Científica
La Dra. Lucía Hernández Vega, de nacionalidad española, es Directora Académica del DAIS — SEIUM Data, Artificial Intelligence & Simulation Institute y responsable de inteligencia artificial, ciencia e ingeniería de datos, visión artificial, IA generativa, MLOps y gemelos digitales.
Director Académico del EET — SEIUM Electronics & Embedded Technologies Institute
Profesor de Electrónica, Sistemas Embebidos, Telecomunicaciones, Diseño de Hardware, FPGA, IoT y Sistemas de Tiempo Real
El Dr. Kevin O’Connor, de nacionalidad irlandesa, es Director Académico del EET — SEIUM Electronics & Embedded Technologies Institute y responsable de electrónica, sistemas embebidos, telecomunicaciones, diseño de circuitos, microcontroladores, FPGA, IoT y desarrollo de hardware electrónico.
Director Académico del SNO — SEIUM Naval & Offshore Institute
Profesor de Arquitectura Naval, Ingeniería Marítima, Sistemas de Propulsión, Construcción Naval e Ingeniería Offshore
El Dr. Javier Ferrer Salvatierra, de nacionalidad española, es Director Académico del SNO — SEIUM Naval & Offshore Institute y responsable de arquitectura naval, ingeniería marítima, construcción, propulsión, sistemas auxiliares, ingeniería offshore, seguridad y descarbonización marítima.
Directora Académica del RSC — SEIUM Rail & Smart Cities Institute
Profesora de Ingeniería Ferroviaria, Señalización, Movilidad Urbana, Infraestructuras Inteligentes y Sistemas de Transporte
La Dra. Isabel Martín Robles, de nacionalidad española, es Directora Académica del RSC — SEIUM Rail & Smart Cities Institute y profesora responsable de las áreas de ingeniería ferroviaria, señalización, sistemas de control del tráfico, movilidad urbana, transporte inteligente, infraestructuras conectadas y planificación de ciudades inteligentes.
Director Académico del SEN — SEIUM Energy & Networks Institute
Profesor de Sistemas Eléctricos de Potencia, Smart Grids, Energías Renovables, Almacenamiento y Digitalización de Redes
El Dr. Carlos Navarro Sanz, de nacionalidad española, es Director Académico del SEN — SEIUM Energy & Networks Institute y responsable de sistemas eléctricos, redes inteligentes, renovables, almacenamiento, operación, protecciones, subestaciones, digitalización y planificación energética.
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