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Diplomado en Diseño HDL/HLS y Verificación Funcional

Sobre nuestro Diplomado en Diseño HDL/HLS y Verificación Funcional

El Diplomado en Diseño HDL/HLS y Verificación Funcional proporciona una formación integral en el desarrollo de sistemas digitales complejos. Se enfoca en el uso de lenguajes de descripción de hardware (HDL), como Verilog y VHDL, y en el diseño de alto nivel (HLS) para optimizar el rendimiento y la eficiencia. Se aborda la verificación funcional, utilizando metodologías y herramientas avanzadas para asegurar la correcta operación de los diseños, con énfasis en la simulación, emulación y pruebas exhaustivas. El diplomado cubre conceptos clave como síntesis lógica, análisis estático y diseño para la verificabilidad (DFV), preparando a los profesionales para diseñar y verificar circuitos integrados y sistemas empotrados.

El programa incluye experiencia práctica con herramientas líderes de la industria para simulación, depuración y verificación formal. Se analiza el flujo de diseño de FPGA/ASIC desde la especificación hasta la implementación. Esta formación prepara a roles profesionales como diseñadores de hardware, ingenieros de verificación, arquitectos de sistemas digitales y especialistas en pruebas, fortaleciendo la empleabilidad en sectores como la electrónica, telecomunicaciones, y sistemas embebidos.

Palabras clave objetivo (naturales en el texto): diseño HDL, diseño HLS, verificación funcional, Verilog, VHDL, simulación digital, síntesis lógica, diseño FPGA, diseño ASIC, sistemas embebidos.

Diplomado en Diseño HDL/HLS y Verificación Funcional
  • Modalidad: Online
  • Duración: 8 meses
  • Horas: 900 H
  • Idioma: ES / EN
  • Créditos: 60 ECTS
  • Fecha de matrícula: 21-08-2026
  • Plazas disponibles: 9

1.695 €

Competencias y resultados

Qué aprenderás

1. Dominio del Diseño HDL/HLS y Verificación Funcional: Un Diplomado Integral

  • Implementación de diseños de hardware de alto nivel (HDL) utilizando lenguajes como VHDL o Verilog.
  • Utilización de herramientas de diseño de alto nivel (HLS) para la síntesis de código de alto nivel a diseños de hardware.
  • Verificación funcional de diseños HDL/HLS mediante simulaciones y pruebas exhaustivas.
  • Dominio de metodologías de verificación formal para asegurar la corrección de los diseños de hardware.
  • Análisis y resolución de problemas de rendimiento en diseños HDL/HLS.
  • Optimización de diseños HDL/HLS para alcanzar los requisitos de rendimiento y eficiencia energética.
  • Comprensión de las arquitecturas de computación en hardware, incluyendo procesadores, memorias y buses.
  • Desarrollo de habilidades en la utilización de herramientas de simulación y depuración de diseños de hardware.
  • Aplicación de los conocimientos adquiridos en proyectos prácticos y estudios de casos.
  • Familiarización con las últimas tendencias y tecnologías en el diseño de hardware.

2. Diseño HDL/HLS y Verificación Funcional: Domina el Arte de la Ingeniería Digital

2. Diseño HDL/HLS y Verificación Funcional: Domina el Arte de la Ingeniería Digital

  • Fundamentos de la descripción de hardware (HDL): Explora los conceptos clave de los lenguajes HDL, como Verilog o VHDL. Aprende a modelar sistemas digitales a nivel de transferencia de registros (RTL).
  • Diseño de alto nivel (HLS): Sumérgete en el diseño de alto nivel (HLS) utilizando herramientas especializadas. Comprende cómo transformar descripciones de comportamiento en código HDL optimizado para hardware.
  • Metodología de diseño de sistemas digitales: Adquiere experiencia en el flujo de diseño de sistemas digitales, desde la especificación hasta la implementación y la verificación.
  • Verificación funcional: Domina las técnicas de verificación funcional, incluyendo simulación, pruebas unitarias y pruebas de integración. Utiliza herramientas de simulación para validar el diseño.
  • Diseño de circuitos integrados (ICs): Aprende los fundamentos del diseño de circuitos integrados, incluyendo el diseño de puertas lógicas, flip-flops, y otros componentes esenciales.
  • Optimización del rendimiento: Explora estrategias para optimizar el rendimiento de tus diseños, como la optimización de la frecuencia de reloj, la reducción del consumo de energía y la optimización del área.
  • Herramientas de diseño y simulación: Familiarízate con las herramientas de diseño y simulación más utilizadas en la industria, como Xilinx Vivado, Intel Quartus Prime, ModelSim, y otras.
  • Proyectos prácticos: Desarrolla proyectos prácticos que te permitan aplicar los conocimientos adquiridos, como el diseño de un procesador simple, un controlador de memoria, o un sistema de procesamiento de señales.
  • Sintesis y colocación y enrutamiento: Aprende los pasos esenciales de la síntesis, la colocación y el enrutamiento para convertir tus diseños HDL en hardware físico.
  • Pruebas y depuración: Desarrolla habilidades en la prueba y depuración de tus diseños, utilizando herramientas de análisis y diagnóstico.

3. Diseño y validación integral orientado al usuario (del modelado a la manufactura)

Aprenderás a integrar todo el proceso de desarrollo de producto desde la concepción del modelo hasta su validación final, aplicando metodologías centradas en el usuario. Desarrollarás competencias en diseño paramétrico, ergonomía, simulación, materiales sostenibles, visualización 3D y gestión de manufactura, garantizando soluciones eficientes, seguras y alineadas con los estándares industriales actuales.

4. Maestría en Diseño HDL/HLS: De la Conceptualización a la Validación Funcional

4. Maestría en Diseño HDL/HLS: De la Conceptualización a la Validación Funcional

  • Dominar los conceptos fundamentales del diseño de hardware digital (HDL) y la síntesis de alto nivel (HLS).
  • Aprender los lenguajes de descripción de hardware (HDL) como Verilog y/o VHDL, y sus aplicaciones.
  • Utilizar herramientas de simulación y verificación para validar el diseño HDL/HLS.
  • Comprender los principios de la síntesis de alto nivel (HLS) y su flujo de trabajo.
  • Optimizar el diseño para cumplir con los requisitos de rendimiento, área y consumo de energía.
  • Diseñar y desarrollar sistemas embebidos utilizando HDL/HLS.
  • Analizar el diseño y la implementación de algoritmos complejos en hardware.
  • Aplicar técnicas de diseño para sistemas en chip (SoC) y plataformas FPGA.
  • Entender los desafíos y soluciones en la verificación funcional del diseño.
  • Adquirir experiencia práctica a través de proyectos y laboratorios.

5. Exploración Profunda del Diseño HDL/HLS y la Verificación Funcional

  • Diseño HDL (Hardware Description Language): Aprenderás los fundamentos de los lenguajes HDL como Verilog o VHDL. Esto incluye la sintaxis, semántica y estructura para describir el comportamiento de circuitos digitales a nivel de hardware.
  • Diseño HLS (High-Level Synthesis): Explorarás la metodología HLS, que te permite traducir descripciones de hardware de alto nivel (como C/C++) en implementaciones de hardware. Entenderás cómo optimizar el código fuente para la síntesis y las implicaciones de las decisiones de diseño de HLS en el rendimiento y el área del circuito.
  • Flujos de Diseño de Circuitos Integrados: Te familiarizarás con los flujos de diseño de circuitos integrados (IC), desde la especificación hasta la implementación física. Esto incluye la simulación funcional, la síntesis, la colocación y enrutamiento, y la verificación post-layout.
  • Verificación Funcional: Dominarás las técnicas de verificación funcional, incluyendo la creación de entornos de simulación, la escritura de testbenches y la utilización de herramientas de simulación para validar el comportamiento de los diseños de hardware.
  • Metodologías de Verificación Avanzadas: Estudiarás metodologías avanzadas como la verificación dirigida por restricciones (CDC), la verificación dinámica y la verificación formal para garantizar la corrección y la robustez de los diseños.
  • Optimización de Rendimiento: Aprenderás a optimizar el rendimiento de los diseños de hardware, incluyendo la optimización de la velocidad, la latencia y el consumo de energía.
  • Diseño de Sistemas en Chip (SoC): Obtendrás una visión general del diseño de sistemas en chip (SoC), incluyendo la integración de múltiples componentes de hardware y software en un solo chip.
  • Herramientas de Diseño y Simulación: Te capacitarás en el uso de herramientas de diseño y simulación líderes en la industria, como simuladores HDL, herramientas HLS y herramientas de verificación.

6. Excelencia en Diseño HDL/HLS y Verificación Funcional: Un Curso Avanzado

Aprenderás a integrar todo el proceso de desarrollo de producto desde la concepción del modelo hasta su validación final, aplicando metodologías centradas en el usuario. Desarrollarás competencias en diseño paramétrico, ergonomía, simulación, materiales sostenibles, visualización 3D y gestión de manufactura, garantizando soluciones eficientes, seguras y alineadas con los estándares industriales actuales.

Para quien va dirigido nuestro:

Diplomado en Diseño HDL/HLS y Verificación Funcional

  • Ingenieros/as con título en Ingeniería Aeroespacial, Mecánica, Industrial, Automática o carreras afines, que deseen fortalecer sus conocimientos en diseño y verificación funcional de sistemas.
  • Profesionales de empresas OEM de rotorcraft/eVTOL, así como de empresas de Mantenimiento, Reparación y Operaciones (MRO), consultoría y centros tecnológicos involucrados en el desarrollo de sistemas.
  • Expertos en áreas como Pruebas en Vuelo (Flight Test), certificación, aviónica, control y dinámica, que busquen una especialización técnica avanzada.
  • Reguladores, autoridades aeronáuticas y profesionales involucrados en el ámbito de la Movilidad Aérea Urbana (UAM) y eVTOL, que necesiten adquirir competencias específicas en cumplimiento normativo (compliance).

**Requisitos recomendados**: Se sugiere contar con conocimientos previos en aerodinámica, control y estructuras. Se requiere un nivel de dominio del idioma inglés (ES/EN) equivalente a B2+ o C1. Se ofrecen programas de apoyo (bridging tracks) para quienes necesiten reforzar conocimientos previos.

  • Standards-driven curriculum: trabajarás con CS-27/CS-29, DO-160, DO-178C/DO-254, ARP4754A/ARP4761, ADS-33E-PRF desde el primer módulo.
  • Laboratorios acreditables (EN ISO/IEC 17025) con banco de rotor, EMC/Lightning pre-compliance, HIL/SIL, vibraciones/acústica.
  • TFM orientado a evidencia: safety case, test plan, compliance dossier y límites operativos.
  • Mentorado por industria: docentes con trayectoria en rotorcraft, tiltrotor, eVTOL/UAM y flight test.
  • Modalidad flexible (híbrido/online), cohortes internacionales y soporte de SEIUM Career Services.
  • Ética y seguridad: enfoque safety-by-design, ciber-OT, DIH y cumplimiento como pilares.

Módulo 1 — Introducción al Diseño HDL/HLS y Verificación

1.1 Conceptos básicos de HDL y HLS: Introducción a VHDL y SystemVerilog.
1.2 Fundamentos de la verificación funcional: Simulación, pruebas y metodologías.
1.3 Flujos de diseño de HDL/HLS: Herramientas y entornos de desarrollo.
1.4 Estructura y organización del código HDL: Buenas prácticas de codificación.
1.5 Introducción a la síntesis y la optimización de diseños.
1.6 Diseño de circuitos digitales básicos: Puertas lógicas, flip-flops y contadores.
1.7 Uso de bibliotecas y IP: Integración de componentes pre-diseñados.
1.8 Introducción a las pruebas unitarias y la depuración del código HDL.
1.9 El proceso de verificación: Diseño de testbenches y casos de prueba.
1.10 Herramientas y técnicas de verificación: Simulación y análisis de resultados.

2.2 Introducción al Diseño Digital
2.2 Conceptos Básicos de HDL/HLS
2.3 Ventajas del Diseño HDL/HLS
2.4 Flujo de Diseño Digital
2.5 Herramientas de Diseño y Simulación
2.6 Estructura de un Proyecto de Diseño
2.7 Lenguajes de Descripción Hardware (HDL)
2.8 Lenguajes de Alto Nivel para Síntesis (HLS)
2.9 Diseño Top-Down y Bottom-Up
2.20 Ejemplos Prácticos Introductorios

2.2 Fundamentos de HDL
2.2 Lenguaje VHDL: Sintaxis y Estructura
2.3 Lenguaje Verilog: Sintaxis y Estructura
2.4 Tipos de Datos y Operadores en HDL
2.5 Diseño de Módulos y Entidades
2.6 Estructuras de Control y Secuenciación
2.7 Diseño de Circuitos Combinacionales
2.8 Diseño de Circuitos Secuenciales
2.9 Diseño de Máquinas de Estados Finitos (FSM)
2.20 Ejemplos Prácticos con VHDL y Verilog

3.2 Introducción a HLS
3.2 Beneficios de HLS en el Diseño Digital
3.3 Flujo de Diseño con HLS
3.4 Herramientas de HLS
3.5 Conceptos Clave: Paralelismo y Pipelining
3.6 Restricciones y Optimización en HLS
3.7 Modelado de Comportamiento en HLS
3.8 Interfaces y Conexiones en HLS
3.9 Diseño de Aceleradores Hardware con HLS
3.20 Ejemplos Prácticos de Diseño con HLS

4.2 Importancia de la Verificación Funcional
4.2 Metodologías de Verificación
4.3 Técnicas de Simulación y Depuración
4.4 Generación de Testbenches
4.5 Verificación Basada en Restricciones
4.6 Cobertura de Código y Funcional
4.7 Análisis de Fallos y Depuración Avanzada
4.8 Verificación Formal
4.9 Introducción a la Verificación Dinámica
4.20 Ejemplos Prácticos de Verificación

5.2 Diseño de Sumadores y Restadores con HDL/HLS
5.2 Diseño de Multiplicadores y Divisores con HDL/HLS
5.3 Diseño de Memorias con HDL/HLS
5.4 Diseño de Registros y Contadores con HDL/HLS
5.5 Diseño de Unidades Aritmético-Lógicas (ALU) con HDL/HLS
5.6 Diseño de Decodificadores y Codificadores con HDL/HLS
5.7 Diseño de Circuitos de Control con HDL/HLS
5.8 Diseño de Interconexión entre Módulos
5.9 Diseño de Sistemas Digitales Complejos
5.20 Ejemplos Prácticos con HDL/HLS

6.2 Estrategias de Optimización en HDL
6.2 Optimización de Rendimiento en HLS
6.3 Optimización de Área en HDL/HLS
6.4 Optimización de Potencia en HDL/HLS
6.5 Técnicas de Pipelining y Paralelización
6.6 Optimización de Interfaces y Buses
6.7 Técnicas de Clock Gating
6.8 Análisis y Evaluación de la Optimización
6.9 Herramientas de Optimización
6.20 Ejemplos Prácticos de Optimización

7.2 Diseño de Sistemas Embebidos con HDL/HLS
7.2 Aplicaciones en Procesamiento de Señales Digitales (DSP)
7.3 Aplicaciones en Visión Artificial
7.4 Aplicaciones en Redes Neuronales
7.5 Diseño de Interfaces de Comunicación (UART, SPI, I2C)
7.6 Diseño de Controladores de Memoria
7.7 Diseño de Sistemas en Chip (SoC)
7.8 Consideraciones de Rendimiento y Eficiencia Energética
7.9 Ejemplos Prácticos Avanzados
7.20 Estudios de Caso y Proyectos Reales

8.2 Entornos de Desarrollo Integrados (IDE)
8.2 Herramientas de Simulación y Análisis
8.3 Herramientas de Síntesis y Place & Route
8.4 Herramientas de Verificación Formal
8.5 Herramientas de Depuración
8.6 Herramientas de Análisis de Rendimiento
8.7 Automatización del Flujo de Diseño
8.8 Scripting en el Diseño Digital
8.9 Versiones y Control de Código
8.20 Selección y Uso de Herramientas

3.3 Compuertas Lógicas y Funciones Booleanas
3.2 Circuitos Combinacionales: Diseño y Análisis
3.3 Circuitos Secuenciales: Flip-flops, Latch, Registros
3.4 Estructuras de Memoria: RAM y ROM
3.5 Diseño de Máquinas de Estado Finito (FSM)
3.6 Diseño de Unidad Aritmético-Lógica (ALU)
3.7 Codificadores, Decodificadores y Multiplexores
3.8 Principios de Sincronización y Reloj
3.9 Introducción a los Lenguajes de Descripción de Hardware (HDL)
3.30 Introducción a High-Level Synthesis (HLS)

2.3 Introducción a VHDL y Verilog
2.2 Estructura de un Programa HDL
2.3 Tipos de Datos y Operadores en HDL
2.4 Modelado de Circuitos Combinacionales en HDL
2.5 Modelado de Circuitos Secuenciales en HDL
2.6 Conceptos de Concurrencia y Paralelismo
2.7 Introducción a la Síntesis y Simulación
2.8 Flujo de Diseño Típico con HDL
2.9 Introducción a HLS: Conceptos y Beneficios
2.30 Herramientas de HLS: Introducción y Comparación

3.3 Modelado de Compuertas Lógicas y Circuitos Combinacionales
3.2 Modelado de Flip-flops, Latch y Registros
3.3 Modelado de Máquinas de Estado Finito (FSM)
3.4 Diseño de Contadores y Divisores de Frecuencia
3.5 Modelado de Memorias RAM y ROM
3.6 Creación de Módulos y Jerarquías
3.7 Modelado de Interfaces y Buses
3.8 Diseño de Unidades Aritmético-Lógicas (ALU)
3.9 Modelado de Circuitos con Retardos y Timing
3.30 Simulación y Depuración de Modelos HDL

4.3 Tipos de Verificación: Funcional, Estática, Dinámica
4.2 Metodologías de Verificación: Top-Down y Bottom-Up
4.3 Diseño de Pruebas (Testbenches)
4.4 Generación de Vectores de Prueba
4.5 Cobertura de Código y Funcional
4.6 Uso de Herramientas de Simulación
4.7 Debugging y Análisis de Resultados
4.8 Verificación basada en Propiedades
4.9 Verificación Formal
4.30 Introducción a UVM (Universal Verification Methodology)

5.3 Flujos de Síntesis para FPGA y ASIC
5.2 Restricciones de Diseño para Síntesis
5.3 Optimización de Circuitos Digitales
5.4 Diseño para el Rendimiento
5.5 Introducción a HLS: Proceso de Síntesis
5.6 Definición de Restricciones en HLS
5.7 Optimización de Resultados HLS
5.8 Integración con Herramientas de Síntesis
5.9 Diseño de Interfaces con HDL/HLS
5.30 Generación de Reportes y Análisis de Resultados

6.3 Técnicas de Optimización para Rendimiento (Frecuencia, Latencia)
6.2 Optimización de Área y Potencia
6.3 Técnicas de Pipeline y Paralelismo
6.4 Optimización para FPGA y ASIC
6.5 Verificación de Rendimiento
6.6 Análisis de Timing
6.7 Diseño de Restricciones Avanzadas
6.8 Diseño de Módulos de Alto Rendimiento
6.9 Herramientas de Perfilado y Optimización
6.30 Metodologías de Optimización

7.3 Diseño de un Procesador Simple (RISC-V)
7.2 Diseño de una Interfaz de Comunicación (UART)
7.3 Diseño de un Sistema de Control Digital
7.4 Diseño de una Tarjeta de Desarrollo (FPGA)
7.5 Aplicaciones de Procesamiento de Señales Digitales
7.6 Diseño de Sistemas Embebidos
7.7 Diseño de Aceleradores Hardware (HLS)
7.8 Desarrollo de un Motor de Inferencia (AI)
7.9 Aplicaciones en la Industria Automotriz
7.30 Aplicaciones en la Industria Aeroespacial

8.3 Herramientas de Simulación (ModelSim, Vivado Simulator, etc.)
8.2 Herramientas de Síntesis (Vivado, Quartus, etc.)
8.3 Herramientas de Verificación (QuestaSim, etc.)
8.4 Herramientas de HLS (Vivado HLS, Intel HLS, etc.)
8.5 Flujos de Trabajo para FPGA
8.6 Flujos de Trabajo para ASIC
8.7 Integración de Herramientas
8.8 Diseño de Flujos de Trabajo Personalizados
8.9 Control de Versiones (Git)
8.30 Automatización y Scripting

4.4 Introducción a HDL/HLS y el Diseño Digital: Conceptos Clave
4.2 Lenguajes de Descripción de Hardware (HDL): Visión General
4.3 High-Level Synthesis (HLS): Introducción y Beneficios
4.4 Flujos de Diseño Digital: Metodologías y Herramientas
4.5 Entornos de Desarrollo Integrados (IDE)
4.6 Tendencias Actuales y Futuras en el Diseño Digital

2.4 Elementos Básicos de HDL: Puertas Lógicas y Flip-Flops
2.2 Estructura y Sintaxis HDL: Lenguajes VHDL y Verilog
2.3 Modelado de Circuitos Digitales: Estructura y Comportamiento
2.4 Diseño de Circuitos Combinacionales y Secuenciales
2.5 Creación de Módulos y Jerarquías en HDL
2.6 Simulación y Depuración en Entornos HDL

3.4 Flujos de Diseño con HLS: Del C/C++ al Hardware
3.2 Herramientas de HLS: Xilinx Vivado HLS, Intel HLS, etc.
3.3 Optimización para HLS: Latencia, Throughput y Área
3.4 Restricciones de Diseño en HLS: Directivas y Pragma
3.5 Diseño de Sistemas Complejos con HLS
3.6 Análisis de Resultados y Ajuste del Diseño

4.4 Metodologías de Verificación: Simulación y Análisis Estático
4.2 Técnicas de Verificación: Testbenches y Test Vectors
4.3 Cobertura de Código y Cobertura Funcional
4.4 Herramientas de Verificación: ModelSim, QuestaSim, etc.
4.5 Verificación Funcional: Diseño de Pruebas y Reportes
4.6 Depuración y Resolución de Errores en la Verificación

5.4 Implementación de Sistemas con HDL: FPGAs y ASICs
5.2 Diseño de Arquitecturas Hardware: Datapaths y Controladores
5.3 Interfaz de Periféricos: UART, SPI, I2C, etc.
5.4 Diseño de Sistemas Embebidos con HDL/HLS
5.5 Proceso de Síntesis, Implementación y Generación de Bitstream
5.6 Consideraciones de Rendimiento y Consumo

6.4 Optimización para Rendimiento y Área
6.2 Técnicas de Síntesis Lógica
6.3 Optimización en HLS: Pipelining, Paralelismo y Unrolling
6.4 Diseño de Circuitos de Alta Velocidad
6.5 Técnicas de Reducción de Consumo
6.6 Análisis y Ajuste de Resultados de Síntesis

7.4 Diseño de Procesadores: Arquitecturas y Microarquitecturas
7.2 Diseño de Sistemas en Chip (SoC)
7.3 Diseño de Interfaces de Memoria
7.4 Diseño de Sistemas de Comunicación Digital
7.5 Diseño de Sistemas de Procesamiento de Señales Digitales
7.6 Casos Prácticos: Aplicaciones Reales y Estudios de Caso

8.4 Herramientas de Diseño HDL/HLS: Xilinx, Intel, Cadence, Synopsys
8.2 Entornos de Desarrollo: Configuración y Uso
8.3 Integración de Herramientas y Flujos de Diseño
8.4 Depuración Avanzada: Técnicas y Estrategias
8.5 Gestión de Versiones y Control de Cambios
8.6 Tendencias Futuras en Herramientas y Entornos

5.5 Arquitecturas HDL/HLS: Introducción y Conceptos Fundamentales
5.5 Estructuras de Datos en HDL/HLS: Tipos y Manipulación
5.3 Diseño de Circuitos Digitales con HDL/HLS: Combinacionales
5.4 Diseño de Circuitos Digitales con HDL/HLS: Secuenciales
5.5 Diseño de Máquinas de Estado Finitas (FSM) en HDL/HLS
5.6 Estructuras de Control y Flujo de Datos en HDL/HLS
5.7 Diseño de Arquitecturas: Buses, Memorias y Periféricos
5.8 Diseño HLS: Del C/C++ a HDL
5.9 Diseño Avanzado: Optimización y Síntesis
5.50 Estudio de Casos: Implementación y Verificación de Diseños Complejos

6.6 Fundamentos de Diseño HDL/HLS para Sistemas Complejos
6.2 Arquitecturas Avanzadas: Pipelines, Paralelismo y Optimización
6.3 Técnicas de Verificación Avanzadas: Formal Verification y Model Checking
6.4 Implementación de Algoritmos Complejos con HLS
6.5 Diseño de Interfaces de Alta Velocidad y Baja Latencia
6.6 Metodologías de Diseño para la Reutilización y la Escalabilidad
6.7 Introducción a la Co-simulación: HDL/HLS con Software Embarcado
6.8 Herramientas y Flujos de Diseño Avanzados
6.9 Diseño para la Confiabilidad y la Tolerancia a Fallos
6.60 Casos de Estudio: Aplicaciones en la Industria (Networking, Imagen, etc.)

7.7 Arquitecturas de Diseño HDL/HLS: Introducción y Conceptos Clave
7.2 Estructuras de Datos y Tipos en HDL/HLS
7.3 Diseño de Unidades Aritméticas: Sumadores, Multiplicadores y Divisores
7.4 Diseño de Memorias: RAM, ROM y FIFOs
7.7 Diseño de Controladores y Máquinas de Estados Finitos (FSM)
7.6 Optimización de Código HDL/HLS: Rendimiento y Recursos
7.7 Verificación y Simulación de Diseños HDL/HLS
7.8 Síntesis y Implementación de Diseños HDL/HLS
7.9 Diseño de Interfaces: Comunicación con el Mundo Exterior
7.70 Casos de Estudio: Aplicaciones Prácticas de Diseño HDL/HLS

  • Metodología hands-on: test-before-you-trust, design reviews, failure analysis, compliance evidence.
  • Software (según licencias/partners): MATLAB/Simulink, Python (NumPy/SciPy), OpenVSP, SU2/OpenFOAM, Nastran/Abaqus, AMESim/Modelica, herramientas de acústica, toolchains de planificación DO-178C.
  • Laboratorios SEIUM: banco de rotor a escala, vibraciones/acústica, EMC/Lightning pre-compliance, HIL/SIL para AFCS, adquisición de datos con strain gauging.
  • Estándares y cumplimiento: EN 9100, 17025, ISO 27001, GDPR.

Proyectos tipo capstones

  • Diseño RTL y HLS para sistemas de control naval: Optimización de algoritmos de navegación y estabilidad.
  • Verificación funcional: Modelado y simulación de sistemas de armas, validación en entornos SIL/HIL.
  • Arquitectura FPGA para radar naval: Desarrollo de sistemas de procesamiento de señales de radar.
  • Optimización energética: Diseño de sistemas embebidos para drones navales.

  • Diseño RTL y HLS para sistemas de control naval: Optimización de algoritmos de navegación y estabilidad.
  • Verificación funcional: Modelado y simulación de sistemas de armas, validación en entornos SIL/HIL.
  • Arquitectura FPGA para radar naval: Desarrollo de sistemas de procesamiento de señales de radar.
  • Optimización energética: Diseño de sistemas embebidos para drones navales.

  • Optimización de pala: BEMT + CFD; correlación túnel; acústica.
  • AFCS/SCAS: hover/hold, protección, validación SIL/HIL.
  • Control tiltrotor: conversión y márgenes.
  • Aeroelasticidad: análisis modal, flutter, mitigaciones.

DO-160: ensayos ambientales y mitigación.

  • Simulación Naval FPGA: Arquitectura RTL de sistemas de navegación y comunicaciones, optimización HLS, verificación funcional.
  • Radar Inteligente: Diseño de algoritmos de procesamiento de señales, implementación HDL, pruebas de validación.
  • Sistema de Mando y Control: Modelado de hardware y software, verificación SIL/HIL, análisis de rendimiento.
  • Criptografía Embarcada: Implementación de algoritmos criptográficos en FPGA, seguridad, optimización.

  • Diseño HDL para radar naval: Modelado de algoritmos complejos y verificación.
  • Procesamiento de señal en FPGA: Implementación de filtros digitales y algoritmos de detección.
  • Verificación funcional de sistemas de comunicación: Pruebas SIL/HIL de protocolos navales.
  • Implementación de sistemas embebidos: Diseño y verificación de controladores.

CUERPO DOCENTE Y EXPERTOS

Conoce a nuestros profesores

Prof. Luca Benedetti

Director Académico del DSD — SEIUM Design & Industrial Design Institute

Profesor de Diseño Industrial, Diseño de Vehículos, Transportation Design, UX/HMI, Color & Trim, Iluminación y Desarrollo de Producto

El Prof. Luca Benedetti, de nacionalidad italiana, es Director Académico del DSD — SEIUM Design & Industrial Design Institute y responsable de diseño industrial, de producto y vehículos, experiencia de usuario, interacción persona-máquina, interfaces HMI, Color & Trim y prototipado.

Conocer al Profesor

Prof. Kenji Takahashi

Director Académico del SRA — SEIUM Robotics & Autonomous Systems Institute

Profesor de Robótica, Automatización Inteligente, Sistemas Autónomos, Percepción Artificial, Control Avanzado y Mecatrónica.

El Prof. Kenji Takahashi, de nacionalidad japonesa, es Director Académico del SRA — SEIUM Robotics & Autonomous Systems Institute y responsable de robótica industrial, robots móviles, mecatrónica, control avanzado, percepción artificial, navegación e inteligencia embebida y autónoma.

Conocer al Profesor

Dra. Lucía Hernández Vega

Directora Académica del DAIS — SEIUM Data, Artificial Intelligence & Simulation Institute

Profesora de Inteligencia Artificial, Ciencia de Datos, Ingeniería de Datos, MLOps, Simulación, Gemelos Digitales y Computación Científica

La Dra. Lucía Hernández Vega, de nacionalidad española, es Directora Académica del DAIS — SEIUM Data, Artificial Intelligence & Simulation Institute y responsable de inteligencia artificial, ciencia e ingeniería de datos, visión artificial, IA generativa, MLOps y gemelos digitales.

Conocer al Profesor

Dr. Kevin O’Connor

Director Académico del EET — SEIUM Electronics & Embedded Technologies Institute

Profesor de Electrónica, Sistemas Embebidos, Telecomunicaciones, Diseño de Hardware, FPGA, IoT y Sistemas de Tiempo Real

El Dr. Kevin O’Connor, de nacionalidad irlandesa, es Director Académico del EET — SEIUM Electronics & Embedded Technologies Institute y responsable de electrónica, sistemas embebidos, telecomunicaciones, diseño de circuitos, microcontroladores, FPGA, IoT y desarrollo de hardware electrónico.

Conocer al Profesor

Dr. Javier Ferrer Salvatierra

Director Académico del SNO — SEIUM Naval & Offshore Institute

Profesor de Arquitectura Naval, Ingeniería Marítima, Sistemas de Propulsión, Construcción Naval e Ingeniería Offshore

El Dr. Javier Ferrer Salvatierra, de nacionalidad española, es Director Académico del SNO — SEIUM Naval & Offshore Institute y responsable de arquitectura naval, ingeniería marítima, construcción, propulsión, sistemas auxiliares, ingeniería offshore, seguridad y descarbonización marítima.

Conocer al Profesor

Dra. Isabel Martín Robles

Directora Académica del RSC — SEIUM Rail & Smart Cities Institute

Profesora de Ingeniería Ferroviaria, Señalización, Movilidad Urbana, Infraestructuras Inteligentes y Sistemas de Transporte

La Dra. Isabel Martín Robles, de nacionalidad española, es Directora Académica del RSC — SEIUM Rail & Smart Cities Institute y profesora responsable de las áreas de ingeniería ferroviaria, señalización, sistemas de control del tráfico, movilidad urbana, transporte inteligente, infraestructuras conectadas y planificación de ciudades inteligentes.

Conocer al Profesor

Dr. Carlos Navarro Sanz

Director Académico del SEN — SEIUM Energy & Networks Institute

Profesor de Sistemas Eléctricos de Potencia, Smart Grids, Energías Renovables, Almacenamiento y Digitalización de Redes

El Dr. Carlos Navarro Sanz, de nacionalidad española, es Director Académico del SEN — SEIUM Energy & Networks Institute y responsable de sistemas eléctricos, redes inteligentes, renovables, almacenamiento, operación, protecciones, subestaciones, digitalización y planificación energética.

Conocer al Profesor

Admisiones, tasas y becas

  • Documentación: CV actualizado, expediente académico, SOP/ensayo de propósito, ejemplos de proyectos o código (opcional).
  • Proceso: solicitud → evaluación técnica de perfil y experiencia → entrevista técnica → revisión de casos prácticos → decisión final → matrícula.
  • Tasas:
  • Pago único: 10% de descuento.
  • Becas: por mérito académico, situación económica y fomento de la inclusión; convenios con empresas del sector para becas parciales o totales.

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